Тема: Інтерфейси




Скачати 252.12 Kb.
НазваТема: Інтерфейси
Сторінка1/3
Дата02.07.2013
Розмір252.12 Kb.
ТипКурс лекцій
nauch.com.ua > География > Курс лекцій
  1   2   3


© Ваврук Є.Я.

Курс лекцій

"Проектування комп’ютерних засобів обробки сигналів та зображень"


Тема: Інтерфейси DSP-процесорів

Питання.

1. Аналіз паралельного інтерфейсу з DSP-процесорами: читання даних з АЦП, підключеного з відображенням в адресний простір пам'яті

2. Аналіз паралельного інтерфейсу з DSP-процесорами: запис даних з АЦП, підключеного з відображенням в адресний простір пам'яті

3.  Аналіз послідовного інтерфейсу з DSP-процесорами

4. Аналіз послідовного інтерфейсу між DSP-процесором і АЦП

5. Аналіз послідовного інтерфейсу між DSP-процесором і АЦП і ЦАП

6. Аналіз інтерфейсу між пристроями аналогового вводу-виводу, кодексами і DSP-процесорами

7. Аналіз високошвидкісного інтерфейсу

ВСТУП

У зв'язку з швидким розвитком технології змішаної аналогово-цифрової обробки сигналів пристрої на базі DSP з високим ступенем інтеграції, що з'явилися на ринку в даний час (наприклад ADSP-21ESP202), мають крім DSP-ядра інтегровані АЦП/ЦАП, що знімає проблему організації інтерфейсу між окремими компонентами. Дискретні АЦП і ЦАП тепер оснащуються інтерфейсами, спеціально призначеними для зв'язку з DSP, і тим самим мінімізують або усувають необхідність зовнішньої підтримки інтерфейсу або застосування інтерфейсної логіки. Високопродуктивні сігма-дельта-АЦП і ЦАП в даний час випускаються в одному корпусі (таке комбіноване вирішення називається КОДЕК або КОдер/ДЕКодер), наприклад, AD73311 і AD73322. Дані пристрої також розроблені з урахуванням мінімальних вимог до інтерфейсної логіки при роботі з найпоширенішими DSP-процесорами. В лекції розглядаються проблеми, пов'язані з передачею і синхронізацією даних при організації різних інтерфейсів.
^ 1. АНАЛІЗ ПАРАЛЕЛЬНОГО ІНТЕРФЕЙСУ З DSP-ПРОЦЕСОРАМИ: ЧИТАННЯ ДАНИХ З АЦП, ПІДКЛЮЧЕНОГО З ВІДОБРАЖЕННЯМ В АДРЕСНИЙ ПРОСТІР ПАМ'ЯТІ

Підключення АЦП або ЦАП через швидкий паралельний інтерфейс до DSP-процесору вимагає розуміння специфіки процесів читання даних DSP-процесором з периферійних пристроїв (АЦП), а також запису даних процесором в периферійні пристрої (ЦАП) при підключенні даних пристроїв в адресний простір пам'яті. Спочатку ми розглянемо деякі основні вимоги до тимчасових параметрів сигналів, використовуваних для читання і запису даних. Необхідно відзначити, що принципи, представлені тут на прикладі доступу до АЦП і ЦАП, застосовуються також при читанні і записі в/з зовнішньої пам'яті.

Блок-схема типового паралельного інтерфейсу DSP-процесора із зовнішнім АЦП показана на рис 1. Діаграма спрощена і показує тільки сигнали, використовувані для читання даних із зовнішнього пристрою, підключеного в адресний простір пам'яті. Часова діаграма циклу читання для процесорів сімейства ADSP-21XX показана на рис. 2.

В даному прикладі мається на увазі, що АЦП проводить вибірку з постійною частотою, яка задається зовнішнім тактовим генератором, асинхронно по відношенню до внутрішньої тактової синхронізації DSP-процесора. Використання окремого задаючого генератора для АЦП є перевагою, оскільки сигнал внутрішнього генератора DSP-процесора може мати високий рівень перешкод і фазовий шум (jitter), який в процесі аналого-цифрового перетворення веде до збільшення рівня шумів АЦП.

Тактовий імпульс задаючого генератора на вході "старт перетворення” (convert start) АЦП ініціює процес перетворення вхідних даних (крок N 1). По передньому фронту цього імпульсу внутрішня схема вибірки-зберігання АЦП перемикається з режиму вибірки в режим зберігання і таким чином починається процес перетворення. Після виконання перетворення на виході АЦП виставляється строб перетворення виконано (крок N 2). Коли цей сигнал поступає на вхід запиту переривання DSP-процесора (IRQ), починається процес читання даних з АЦП. Далі процесор виставляє на шині адресу периферійного пристрою, що ініціював запит на переривання (крок N 3). В той самий час процесор переводить в активний стан сигнал доступу до пам'яті (DMS) (крок N 4). Дві внутрішні шини адреси в процесорі ADSP-21XX (шина адреси пам'яті програм і шина адреси пам'яті даних) спільно використовують зовнішню шину адреси, а дві внутрішні шини даних (шина даних пам'яті програм і шина даних пам'яті даних) спільно використовують одну зовнішню шину даних. Сигнали вибору пам'яті початкового завантаження (BMS), вибору пам'яті даних (DMS), вибору пам'яті програм (PMS) і вибору пам'яті пристроїв вводу-виводу (IOMS) вказують, для якої пам'яті в даний момент використовуються зовнішні шини. Ці сигнали звичайно використовуються для зовнішньої дешифрації адреси, як показано на рис. 1. Вихідний сигнал дешифратора адреси подається на вхід chip select вибору периферійного пристрою (крок N 5).

Сигнал читання пам'яті (memory read, RD) виставляється через проміжок часу tASR після активації сигналу DMS (крок N 6). Щоб повністю використовувати перевагу високої швидкості DSP-процесора, сума часу затримки дешифрації адреси і часу включення периферійного пристрою після подачі сигналу вибору (chip select) не повинна перевищувати час tASR. Сигнал читання пам'яті (memory read, RD) залишається активним (низький логічний рівень) протягом часу tRP. Цей сигнал використовується для переведення в активний стан паралельного виходу даних периферійного пристрою (крок N 7). Сигнал RD звичайно підключається до відповідного виводу периферійного пристрою, що зветься сигналом дозволу виходу або читання (output enable або read). Висхідний (задній) фронт сигналу RD використовується для введення даних з шини в DSP-процесор (крок N 8). Після появи висхідного (заднього) фронту сигналу RD дані на шині повинні утримуватися периферійним пристроєм протягом часу tRDH, званого часом утримання даних. Для більшості процесорів сімейства ADSP-21XX цей час рівний нулю.

Основні вимоги до часових параметрів периферійного пристрою показані нижче. Всі значення дані для процесора ADSP-2189M, працюючого на тактовій частоті 75 МГц.
ПІДКЛЮЧЕННЯ АЦП ДО ПРОЦЕСОРІВ СІМЕЙСТВА ADSP-21xx ЧЕРЕЗ ПАРАЛЕЛЬНИЙ ІНТЕРФЕЙС



Рис. 1
^ ЧАСОВА ДІАГРАМА ЧИТАННЯ З ПАМ'ЯТІ

В ПРОЦЕСОРАХ СІМЕЙСТВА ADSP-21xx



Рис. 2

ОСНОВНІ ВИМОГИ ПРИ ЧИТАННІ З ПЕРИФЕРІЙНОГО ПРИСТРОЮ (ПП) ЧЕРЕЗ ПАРАЛЕЛЬНИЙ ІНТЕРФЕЙС
Шина даних периферійного пристрою повинна підтримувати високоімпедансний Z-стан

Час декодування адреси і час включення периферійного пристрою не повинен перевищувати час tASR установки процесором адреси і сигналу вибору пам'яті (0.325 нс мінімум для процесора ADSP-2189M)

Для того, щоб здійснити доступ без режиму очікування, час від спадаючого (переднього) фронту сигналу читання RD до моменту достовірного встановлення даних не повинен перевищувати tRDD (складає 1.65 нс для процесора ADSP-2189M при роботі на частоті 75 МГц), інакше необхідно програмно забезпечити режим очікування або понизити частоту роботи процесора

На виході АЦП повинні підтримуватися достовірні дані протягом часу tRDH після висхідного (заднього) фронту сигналу читання RD (час tRDH рівний нулю для процесора ADSP-2189M)

Периферійний пристрій повинен працювати при якомога меншій тривалості строба tRP (3.65 нс для процесора ADSP-2189M при роботі на частоті 75 МГц), інакше необхідно програмно забезпечити режим очікування або понизити частоту роботи процесора

Параметр tRDD визначає час, необхідний для доступу до даних периферійного пристрою. У випадку процесора ADSP-2189M мінімальна тривалість tRDD складає мінімум 1.65 нс на частоті 75 МГц. Якщо необхідний час доступу до периферійного пристрою більший, необхідно використовувати цикли очікування або зменшити тактову частоту процесора. Це досить звичайна ситуація при підключенні зовнішньої пам'яті або АЦП до швидких DSP-процесорів. Співвідношення між цими часовими параметрами для ADSP-2189M показані у вигляді рівнянь . Зверніть увагу, що дані характеристики залежать від тактової частоти процесора DSP.

^ ЧАСОВІ ХАРАКТЕРИСТИКИ ПРОЦЕСУ ПАРАЛЕЛЬНОГО ЧИТАННЯ ДЛЯ ПРОЦЕСОРА DSP-2189M ПРИ РОБОТІ НА ЧАСТОТІ 75 МГЦ

tCK = період тактового сигналу процесора (13.3 нс)

tASR = час установки процесором адреси і сигналу вибору пам'яті до спадаючого (переднього) фронту сигналу читання = 0.25·tCK – 3 нс (мінімум)

tRDD = час від спадаючого (переднього) фронту сигналу читання до моменту достовірної установки даних = 0.5·tCK – 5 нс + (число циклів очікування) × tCK (максимум)

tRDH = час утримання даних після висхідного (заднього) фронту сигналу читання = 0 нс (мінімум)

tRP = тривалість імпульсу сигналу читання = 0.5·tCK – 3 нс + (число циклів очікування) × tCK (мінімум)

Процесор ADSP-2189M здатний ефективно взаємодіяти з повільними периферійними пристроями за допомогою наявних засобів програмування тривалості стану очікування. Є три спеціальні регістри для управління процесом очікування: для пам'яті початкового завантаження, для пам'яті програм і для пам'яті даних і простору вводу-виводу. Програміст може задати від 0 до 15 тактів очікування для кожного паралельного інтерфейсу пам'яті. Кожний такт очікування збільшує час доступу до зовнішньої пам'яті на величину, рівну по тривалості одному такту генератора тактових імпульсів процесора (13.3 нс для процесора ADSP-2189M, працюючого на тактовій частоті 75 МГц). В даному прикладі сигнали адреса пам'яті даних, DMS і RD утримуються незмінними протягом додаткового часу, що визначається тривалістю тактів очікування.

Мікросхеми AD7854/AD7854L – це 12-розрядні АЦП, що працюють з частотою відліків 100 або 200 кГц, які мають паралельний інтерфейс. Ці АЦП працюють від однополярного джерела живлення з напругою від +3 В до +5.5 В і споживають близько 5.5 мВт (AD7854L при живленні +3 В). Автоматичне перемикання мікросхеми в енергозберігаючий режим після виконання перетворення знижує споживану потужність до 650 мкВт.

Функціональна схема AD7854/AD7854L показана на рис.5. ІС AD7854/AD7854L реалізує технологію перетворення методом послідовного наближення з застосуванням ЦАП з перерозподілом зарядів (ЦАП на конденсаторах, що перемикаються). Наявність режиму калібрування дозволяє позбутися похибки зсуву і похибки коефіцієнта підсилення. Ключові часові характеристики паралельного інтерфейсу між AD7854/AD7854L і ADSP-2189M показані на рис. 3. Характеристики процесора ADSP-2189M наведені для тактової частоти 75 МГц.

Дослідження часових співвідношень,, показує, що для синхронізації роботи двох пристроїв необхідне введення п'яти тактів очікування для процесора ADSP-2189M. Це збільшує tRDD до 68.15 нс, що перевищує мінімальний час доступу до АЦП AD7854/AD7854L (t8 = 50 нс мінімум). Тривалість імпульсу читання - tRP із тієї ж причини збільшується до 70.15 нс, що дозволяє задовольнити вимогу до тривалості строба читання (t7 = 70 нс мінімум). Якщо периферійний пристрій, включений в адресний простір пам'яті, не володіє надзвичайно малим часом доступу, то використання режиму очікування цілком необхідне для організації інтерфейсу з АЦП, ЦАП або зовнішньою пам'яттю.

^ 12-РОЗРЯДНИЙ АЦП AD7854/AD7854L З ЄДИНОЮ НАПРУГОЮ ЖИВЛЕННЯ +3 В, З ЧАСТОТОЮ ДИСКРЕТИЗАЦІЇ 200/100 КГЦ І ПАРАЛЕЛЬНИМ ВИХОДОМ
Рис. 3

^ ПОРІВНЯННЯ ЧАСОВИХ ХАРАКТЕРИСТИК ПАРАЛЕЛЬНИХ ІНТЕРФЕЙСІВ ПРОЦЕСОРА ADSP-2189M І АЦП AD7854/AD7854L


Процесор ADSP-2189M (75 МГц)

АЦП AD7854/AD7854L

tASR (час установки процесором адреси і сигналу вибору пам'яті до переднього фронту RD) = 0.325 нс мін.

t5 (час установки від сигналу CS до RD) = 0 нс мін. (до цієї величини необхідно додати час декодування адреси)

tRP = (тривалість імпульсу RD) = 3.65 нс + (число циклів очікування) × 13.3 нс = 70.15 нс мін.

tRP = (тривалість імпульсу RD) = 3.65 нс + (число циклів очікування) × 13.3 нс = 70.15 нс мін.

tRDD = (час від переднього фронту RD до моменту достовірної установки даних) = 1.65 нс + (число циклів очікування) × 13.3 нс = 68.15 нс мін.

t8 = (час доступу до даних після сигналу RD) = 50 нс макс.



tRDH (час утримання даних після заднього фронту RD) = 0 нс мін

t9 (час утримання шини після сигналу RD) = 5 нс мін./40 нс макс.

Примітки:

  1. Добавка 5 циклів очікування в процесорі ADSP-2189M збільшить час tRP до 70.15 нс, що перевищує необхідний мінімум t7 (70 нс) і відповідає вимогам по t8 (50 нс).

  2. При максимальному значенні t9 може відбутися збій на шині, якщо цикл запису безпосередньо слідує за циклом читання.

Спрощена схема інтерфейсу між двома пристроями (АЦП і DSP) показана на рис. 4. В якості сигналу закінчення перетворення від AD7854/AD7854L використовується сигнал BUSY. Показана конфігурація дозволяє DSP-процесору записувати дані в регістр управління паралельним інтерфейсом AD7854/AD7854L. Це необхідно для установки різних опцій в AD7854/AD7854L і виконання процесу калібрування. Проте в звичайному режимі читання даних з AD7854/AD7854L здійснюється відповідно до наведеного вище опису. Запис в периферійні пристрої, включені в адресний простір пам'яті, розглядається в подальших розділах цього розділу.

Паралельні інтерфейси між іншими DSP-процесорами і зовнішніми периферійними пристроями можуть бути побудовані подібним способом, проте всякий раз необхідно ретельно вивчити часові параметри всіх відповідних сигналів для кожного пристрою. Технічна документація більшості АЦП містить достатню інформацію для організації інтерфейсу з DSP-процесорами.
  1   2   3

Схожі:

Тема: Інтерфейси iconТема: Інтерфейси
Аналіз паралельного інтерфейсу з dsp-процесорами: читання даних з ацп, підключеного з відображенням в адресний простір пам'яті
Тема: Інтерфейси iconКурс, 10 семестр Тема 4 Інтерфейси dsp-процесорів (С+М) Аналіз паралельного...
Аналіз паралельного інтерфейсу з dsp-процесорами: читання даних з ацп, підключеного з відображенням в адресний простір пам'яті
Тема: Інтерфейси iconУрок 1 Тема
Тема. Текст-розповідь за власними враженнями (спостереженнями) «Спогади про літо»
Тема: Інтерфейси iconУрок №24 ( 8 клас) Тема
Тема. Кліматичні умови та ресурси. Загальна характеристика клімату. Кліматотвірні чинники
Тема: Інтерфейси iconУрок 25 Тема
Тема: фрн. Географічне положення. Населення І міста. Особливості сучасного розвитку господарства країни
Тема: Інтерфейси iconУрок 32 Тема
Тема уроку: Південна Америка. Загальні відомості. Особливості географічного положення. Дослідження І освоєння материка
Тема: Інтерфейси iconУрок 1 Тема
Тема. Словесне літнє асорті. Тематична група слів про літо. Складання речень з цими словами
Тема: Інтерфейси iconВічна тема любові в трагедії В. Шекспіра "Ромео І Джульетта"
Знаменита трагедія В. Шекспіра «Ромео І джульєтта» уперше була поставлена 1595 року. Пройшли сторіччя, але й сьогодні, як у часи...
Тема: Інтерфейси iconТема, над якою працює шкільне методичне обєднання вчителів
Тема: «Самостійна робота учнів на уроках математики з урахуванням особисто-орієнтованого підходу»
Тема: Інтерфейси iconДипломний проект ка «Шаг» 10C15-30 ст. 06/2007 Тема: «Тема роботи українською мовою»
Дослідження бізнес-процесів предметної області (головним чином, у вигляді моделювання прецедентів)
Додайте кнопку на своєму сайті:
Школьные материалы


При копіюванні матеріалу обов'язкове зазначення активного посилання © 2013
звернутися до адміністрації
nauch.com.ua
Головна сторінка